华体会官网网址:超有用70个问答的高频PCB电路规划（一）

　　板材有必要在满意规划需求和可量产性及本钱中心获得平衡点。规划需求包括电气和组织这两部分。一般在规划十分高速的板子(大于GHz的频率)时这原料问题会比较重要。例如，现在常用的FR-4原料，在几个GHz的频率时的介质损耗(dielectricloss)会对信号衰减有很大的影响，或许就不合用。就电气而言，要留意介电常数(dielectricconstant)和介质损在所规划的频率是否合用。

　　防止高频搅扰的根本思路是尽量下降高频信号电磁场的搅扰，也便是所谓的串扰(Crosstalk)。可用拉大高速信号和模仿信号之间的间隔，或加groundguard/shunttraces在模仿信号周围。还要留意数字地对模仿地的噪声搅扰。

　　信号完整性根本上是阻抗匹配的问题。而影响阻抗匹配的要素有信号源的架构和输出阻抗(outputimpedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。处理的办法是靠端接(termination)与调整走线、

　　对的布线有两点要留意，一是两条线的长度要尽量相同长，另一是两线的间隔(此间隔由差分阻抗决议)要一向坚持不变，也便是要坚持平行。平行的办法有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side(并排,并肩)完成的办法较多。5、关于只要一个输出端的时钟信号线，怎么完成差散布线?

　　要用差散布线必定是信号源和接纳端也都是差分信号才有含义。所以对只要一个输出端的时钟信号是无法运用差散布线、接纳端差分线对之间可否加一匹配电阻?

　　接纳端差分线对间的匹配电阻一般会加,其值应等于差分阻抗的值。这样信号质量会好些。

　　对差分对的布线办法应该要恰当的挨近且平行。所谓恰当的挨近是由于这间隔会影响到差分阻抗(differentialimpedance)的值,此值是规划差分对的重要参数。需求平行也是由于要坚持差分阻抗的一致性。若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性(signalintegrity)及时间延迟(timingdelay)。

　　根本上,将模/数地切割阻隔是对的。要留意的是信号走线尽量不要跨过有切割的当地(moat),还有不要让电源和信号的回流电流途径(returningcurrentpath)变太大。

　　晶振是模仿的正反馈振动电路,要有安稳的振动信号,有必要满意loopgain与phase的标准,而这模仿信号的振动标准很简单遭到搅扰,即便加groundguardtraces或许也无法彻底阻隔搅扰。并且离的太远,地平面上的噪声也会影响正反馈振动电路。所以,必定要将晶振和芯片的间隔进或许挨近。

　　的确高速布线与EMI的要求有许多抵触。但根本原则是因EMI所加的电阻电容或ferritebead,不能形成信号的一些电气特性不契合标准。所以,最好先用组织走线和PCB迭层的技巧来处理或削减EMI的问题,如高速信号走内层。最终才用电阻电容或ferritebead的办法,以下降对信号的损伤。

　　现在较强的布线软件的主动布线器大部分都有设定约束条件来操控绕线办法及过孔数目。各家EDA公司的绕线引擎才干和约束条件的设定项目有时相差甚远。例如,是否有满意的约束条件操控蛇行线(serpentine)弯曲的办法,能否操控差分对的走线间隔等。这会影响到主动布线出来的走线办法是否能契合规划者的主意。别的,手动调整布线的难易也与绕线引擎的才干有肯定的联系。例如,走线的推挤才干,过孔的推挤才干,乃至走线对敷铜的推挤才干等等。所以,挑选一个绕线引擎才干强的布线器,才是处理之道。

　　testcoupon是用来以TDR(TimeDomainReflectometer)丈量所出产的PCB板的特性阻抗是否满意规划需求。一般要操控的阻抗有单根线和差分对两种状况。所以，testcoupon上的走线线宽和线距(有差分对时)要与所要操控的线相同。最重要的是丈量时接地址的方位。为了削减接地引线(groundlead)的电感值，TDR探棒(probe)接地的当地一般十分挨近量信号的当地(probetip)，所以，testcoupon上量测信号的点跟接地址的间隔和办法要契合所用的探棒。

　　11、在高速PCB规划中，信号层的空白区域能够敷铜，而多个信号层的敷铜在接地和接电源上应怎么分配?

　　一般在空白区域的敷铜绝大部分状况是接地。只是在高速信号线旁敷铜时要留意敷铜与信号线的间隔，由于所敷的铜会下降一点走线的特性阻抗。也要留意不要影响到它层的特性阻抗，例如在dualstripline的结构时。

　　12、是否能够把电源平面上面的信号线运用微带线模型核算特性阻抗?电源和地平面之间的信号是否能够运用带状线模型核算?

　　是的，在核算特性阻抗时电源平面跟地平面都有必要视为参阅平面。例如四层板:顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参阅平面的微带线、在高密度印制板上经过软件主动产生测验点一般状况下能满意大批量出产的测验要求吗?

　　一般软件主动产生测验点是否满意测验需求有必要看对加测验点的标准是否契合测验机具的要求。别的，假如走线太密且加测验点的标准比较严，则有或许没办法主动对每段线都加上测验点，当然，需求手动补齐所要测验的当地。

　　至于会不会影响信号质量就要看加测验点的办法和信号究竟多快而定。根本上外加的测验点(不必在线既有的穿孔(viaorDIPpin)当测验点)或许加在在线或是从在线拉一小段线出来。前者恰当所以加上一个很小的电容在在线，后者则是多了一段分支。这两个状况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘改变率(edgerate)有关。影响巨细可透过仿真得知。原则上测验点越小越好(当然还要满意测验机具的要求)分支越短越好。

　　各个PCB板子彼此衔接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，必定会有等量的电流从地层流回到A板子(此为Kirchoffcurrentlaw)。这地层上的电流会找阻抗最小的当地流回去。所以，在各个不管是电源或信号彼此衔接的接口处，分配给地层的管脚数不能太少，以下降阻抗，这样能够下降地层上的噪声。别的，也能够剖析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来操控电流的走法(例如，在某处制作低阻抗，让大部分的电流从这个当地走)，下降对其它较灵敏信号的影响。

　　现在高速数字电路的运用有通讯网路和核算器等相关范畴。在通讯网路方面，PCB板的作业频率已达GHz上下，叠层数就我所知有到40层之多。核算器相关运用也由于芯片的前进，无论是一般的PC或服务器(Server)，板子上的最高作业频率也现已到达400MHz(如Rambus)以上。因应这高速高密度走线需求，盲埋孔(blind/buriedvias)、mircrovias及build-up制程工艺的需求也逐渐越来越多。这些规划需求都有厂商可大量出产。

　　差分信号中心一般是不能加地线。由于差分信号的运用原理最重要的一点便是运用差分信号间彼此耦合(coupling)所带来的优点，如fluxcancellation，抗噪声(noiseimmunity)才干等。若在中心加地线，便会损坏耦合效应。

　　19、刚柔板规划是否需求专用规划软件与标准?国内何处能够接受该类电路板加工?

　　能够用一般规划PCB的软件来规划柔性电路板(FlexiblePrintedCircuit)。相同用Gerber格局给FPC厂商出产。由于制作的工艺和一般PCB不同，各个厂商会根据他们的制作才干会对最小线宽、最小线距、最小孔径(via)有其**。除此之外，可在柔性电路板的转机处铺些铜皮加以补强。至于出产的厂商可上网“FPC”当关键词查询应该能够找到。

　　挑选PCB与外壳接地址挑选的原则是运用chassisground供给低阻抗的途径给回流电流(returningcurrent)及操控此回流电流的途径。例如，一般在高频器材或时钟产生器邻近能够借固定用的螺丝将PCB的地层与chassisground做衔接，以尽量缩小整个电流回路面积，也就削减电磁辐射。

　　就数字电路而言，首要先依序承认三件作业：1.承认一切电源值的巨细均到达规划所需。有些多重电源的体系或许会要求某些电源之间起来的次序与快慢有某种标准。2.承认一切时钟信号频率都作业正常且信号边际上没有非单调(non-monotonic)的问题。3.承认reset信号是否到达标准要求。这些都正常的话，芯片应该要宣布第一个周期(cycle)的信号。接下来按照体系运作原理与busprotocol来debug。

　　22、在电路板尺度固定的状况下，假如规划中需求包容更多的功用，就往往需求进步PCB的走线密度，可是这样有或许导致走线的彼此搅扰增强，一同走线过细也使阻抗无法下降，请专家介绍在高速(100MHz)高密度PCB规划中的技巧?

　　在规划高速高密度PCB时，串扰(crosstalkinterference)的确是要特别留意的，由于它对时序(timing)与信号完整性(signalintegrity)有很大的影响。以下供给几个留意的当地：

　　走线间隔的巨细。一般常看到的间隔为两倍线宽。能够透过仿真来知道走线间隔对时序及信号完整性的影响，找出可忍受的最小间隔。不同芯片信号的成果或许不同。

　　防止上下相邻两层的走线方向相同，乃至有走线正好上下堆叠在一同，由于这种串扰比同层相邻走线的景象还大。

　　运用盲埋孔(blind/buriedvia)来添加走线面积。可是PCB板的制作本钱会添加。在实践执行时的确很难到达彻底平行与等长，不过仍是要尽量做到。

　　23、模仿电源处的滤波经常是用LC电路。可是为什么有时LC比RC滤波作用差?

　　LC与RC滤波作用的比较有必要考虑所要滤掉的频带与电感值的挑选是否恰当。由于电感的感抗(reactance)巨细与电感值和频率有关。假如电源的噪声频率较低，而电感值又不够大，这时滤波作用或许不如RC。可是，运用RC滤波要支付的价值是电阻自身会耗能，功率较差，且要留意所选电阻能接受的功率。

　　电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反响才干。假如LC的输出端会有时机需求瞬间输出大电流，则电感值太大会阻止此大电流流经此电感的速度，添加纹波噪声(ripplenoise)。电容值则和所能忍受的纹波噪声标准值的巨细有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。别的，假如这LC是放在开关式电源(switchingregulationpower)的输出端时，还要留意此LC所产生的极点零点(pole/zero)对负反馈操控(negativefeedbackcontrol)回路安稳度的影响。

　　PCB板上会因EMC而添加的本钱一般是因添加地层数目以增强屏蔽效应及添加了ferritebead、choke等按捺高频谐波器材的原因。除此之外，一般仍是需调配其它组织上的屏蔽结构才干使整个体系经过EMC的要求。以下仅就PCB板的规划技巧供给几个下降电路产生的电磁辐射效应。

　　尽或许选用信号斜率(slewrate)较慢的器材，以下降信号所产生的高频成分。

　　留意高速信号的阻抗匹配，走线层及其回流电流途径(returncurrentpath)，以削减高频的反射与辐射。

　　在各器材的电源管脚放置满意与恰当的去耦合电容以平缓电源层和地层上的噪声。特别留意电容的频率响应与温度的特性是否契合规划所需。

　　对外的衔接器邻近的地可与地层做恰当切割，并将衔接器的地就近接到chassisground。

　　26、当一块PCB板中有多个数/模功用块时，惯例做法是要将数/模地分隔，原因安在?

　　将数/模地分隔的原因是由于数字电路在凹凸电位切换时会在电源和地产生噪声，噪声的巨细跟信号的速度及电流巨细有关。假如地平面上不切割且由数字区域电路所产生的噪声较大而模仿区域的电路又十分挨近，则即便数模信号不穿插，模仿的信号仍然会被地噪声搅扰。也便是说数模地不切割的办法只能在模仿电路区域距产生大噪声的数字电路区域较远时运用。

　　27、另一种作法是在确保数/模分隔布局，且数/模信号走线彼此不穿插的状况下，整个PCB板地不做切割，数/模地都连到这个地平面上。道理安在?

　　数模信号走线不能穿插的要求是由于速度稍快的数字信号其回来电流途径(returncurrentpath)会尽量沿着走线的下方邻近的地流回数字信号的源头，若数模信号走线穿插，则回来电流所产生的噪声便会出现在模仿电路区域内。

　　在规划高速PCB电路时，阻抗匹配是规划的要素之一。而阻抗值跟走线办法有肯定的联系，例如是走在表面层(microstrip)或内层(stripline/doublestripline)，与参阅层(电源层或地层)的间隔，走线宽度，PCB原料等均会影响走线的特性阻抗值。也便是说要在布线后才干承认阻抗值。一般仿真软件会因线路模型或所运用的数学算法的**而无法考虑到一些阻抗不接连的布线状况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来平缓走线阻抗不接连的效应。真实底子处理问题的办法仍是布线时尽量留意防止阻抗不接连的产生。

　　IBIS模型的精确性直接影响到仿真的成果。根本上IBIS可看成是实践芯片I/Obuffer等效电路的电气特性数据，一般可由SPICE模型转化而得，而SPICE的数据与芯片制作有肯定的联系，所以相同一个器材不同芯片厂商供给，其SPICE的数据是不同的，从而转化后的IBIS模型内之数据也会随之而异。也便是说，假如用了A厂商的器材，只要他们有才干供给他们器材精确模型数据，由于没有其它人会比他们更清楚他们的器材是由何种工艺做出来的。假如厂商所供给的IBIS不精确，只能不断要求该厂商改善才是底子处理之道。

　　30、在高速PCB规划时，规划者应该从那些方面去考虑EMC、EMI的规矩呢?

　　一般EMI/EMC规划时需求一同考虑辐射(radiated)与传导(conducted)两个方面.前者归归于频率较高的部分(30MHz)后者则是较低频的部分(30MHz).所以不能只留意高频而疏忽低频的部分。一个好的EMI/EMC规划有必要一开始布局时就要考虑到器材的方位，PCB叠层的组织,重要联机的走法,器材的挑选等,假如这些没有事前有较佳的组织,过后处理则会得不偿失,添加本钱.。

　　例如时钟产生器的方位尽量不要挨近对外的衔接器,高速信号尽量走内层并留意特性阻抗匹配与参阅层的接连以削减反射，器材所推的信号之斜率(slewrate)尽量小以减低高频成分，挑选去耦合(decoupling/bypass)电容时留意其频率响应是否契合需求以下降电源层噪声。别的,留意高频信号电流之回流途径使其回路面积尽量小(也便是回路阻抗loopimpedance尽量小)以削减辐射。还能够用切割地层的办法以操控高频噪声的规模.最终,恰当的挑选PCB与外壳的接地址(chassisground)。

　　现在的pcb规划软件中，热剖析都不是强项，所以并不主张选用，其它的功用1.3.4能够挑选PADS或Cadence功能价格比都不错。PLD的规划的初学者能够选用PLD芯片厂家供给的集成环境，在做到百万门以上的规划时能够选用单点东西。

　　惯例的电路规划，INNOVEDA的PADS就十分不错，且有配合用的仿真软件，而这类规划往往占有了70%的运用场合。在做高速电路规划，模仿和数字混合电路，选用Cadence的处理方案应该归于功能价格比较好的软件，当然Mentor的功能仍是十分不错的，特别是它的规划流程办理方面应该是最为优异的。(大唐电信技术专家王升)

　　2G以上高频PCB归于射频电路规划，不在高速数字电路规划评论规模内。而射频电路的布局(layout)和布线(routing)应该和原理图一同考虑的，由于布局布线都会形成散布效应。并且，射频电路规划一些无源器材是经过参数化界说，特别形状铜箔完成，因而要求EDA东西能够供给参数化器材，能够修正特别形状铜箔。Mentor公司的boardstation中有专门的RF规划模块，能够满意这些要求。并且，一般射频规划要求有专门射频电路剖析东西，业界最著名的是agilent的eesoft，和Mentor的东西有很好的接口。

　　射频微带线规划，需求用三维场剖析东西提取传输线参数。一切的规矩应该在这个场提取东西中规则。

　　36、关于全数字信号的PCB，板上有一个80MHz的钟源。除了选用丝网(接地)外，为了确保有满意的驱动才干，还应该选用什么样的电路进行维护?

　　确保时钟的驱动才干，不应该经过维护完成，一般选用时钟驱动芯片。一般忧虑时钟驱动才干，是由于多个时钟负载形成。选用时钟驱动芯片，将一个时钟信号变成几个，选用点到点的衔接。挑选驱动芯片，除了确保与负载根本匹配，信号沿满意要求(一般时钟为沿有用信号)，在核算体系时序时，要算上时钟在驱动芯片内时延。

　　37、假如用独自的时钟信号板，一般选用什么样的接口，来确保时钟信号的传输遭到的影响小?

　　时钟信号越短，传输线效应越小。选用独自的时钟信号板，会添加信号布线长度。并且单板的接地供电也是问题。假如要长间隔传输，主张选用差分信号。LVDS信号能够满意驱动才干要求，不过您的时钟不是太快，没有必要。

　　38、27M,SDRAM时钟线M)，这些时钟线二三次谐波刚好在VHF波段，从接纳端高频窜入后搅扰很大。除了缩短线长以外，还有那些好办法?

　　假如是三次谐波大，二次谐波小，或许由于信号占空比为50%，由于这种状况下，信号没有偶次谐波。这时需求修正一下信号占空比。此外，关于假如是单向的时钟信号，一般选用源端串联匹配。这样能够按捺二次反射，但不会影响时钟沿速率。源端匹配值，能够选用下图公式得到。

　　Topology,有的也叫routingorder.关于多端口衔接的网络的布线、怎样调整走线的拓扑架构来进步信号的完整性?

　　这种网络信号方向比较复杂，由于对单向，双向信号，不同电平品种信号，拓朴影响都不相同，很难说哪种拓朴对信号质量有利。并且作前仿真时，选用何种拓朴对工程师要求很高，要求对电路原理，信号类型，乃至布线难度等都要了解。

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